伯克利乱序RISC-V处理器 (Boom) (2020)

伯克利乱序RISC-V处理器 (Boom) (2020)
Berkeley Out-of-Order RISC-V Processor (Boom) (2020)

原始链接: https://docs.boom-core.org/en/latest/sections/intro-overview/boom.html

图1. 详细的BOOM流水线。*表示核心可以配置的位置。伯克利乱序机器(BOOM)深受MIPS R10000和Alpha 21264乱序处理器的启发。与MIPS R10000和Alpha 21264一样，BOOM采用统一的物理寄存器文件设计（也称为“显式寄存器重命名”）。BOOM实现了开源的RISC-V ISA，并利用Chisel硬件构造语言构建核心生成器。生成器可以被认为是一种广义的RTL设计。标准的RTL设计可以看作是生成器设计的一个实例。因此，BOOM是一个乱序设计的家族，而不是单个核心实例。此外，为了使用BOOM核心构建SoC，BOOM利用Rocket Chip SoC生成器作为一个库来重用不同的微架构结构（TLB、PTW等）。

## RISC-V 处理器开发：开源 vs. 专有一则 Hacker News 讨论关注 RISC-V 处理器的当前实现状态。目前，像 XiangShan 这样的开源 RTL（寄存器传输级）设计通常比商业硅芯片*更快*。然而，这是将开发代码与成品进行比较。Tenstorrent 等公司拥有性能超过 XiangShan 的生产就绪 IP，并计划于 2026 年发布。争论的焦点在于开源是否能保持这一领先地位。虽然预计开源势头将持续，但现实的长期结果可能是专有设计领先 1-3 年。值得注意的是，有用户提到一款高性能 RISC-V 芯片（受保密协议约束）已经超越了现有实现。对话还强调了系统研究的选项。对于适合 FPGA（如 Artix A7）的简单、可综合设计，推荐包括 Rocket-chip、PicoRV32、neorv32 以及 OpenHW Foundation（Ibex）的核心。AwesomeRISC-V 和 Hazard3（用于 RP2350）等资源也被分享。

Fig. 1 Detailed BOOM Pipeline. *’s denote where the core can be configured.

The Berkeley Out-of-Order Machine (BOOM) is heavily inspired by the MIPS R10000 and the Alpha 21264 out–of–order processors. Like the MIPS R10000 and the Alpha 21264, BOOM is a unified physical register file design (also known as “explicit register renaming”).

BOOM implements the open-source RISC-V ISA and utilizes the Chisel hardware construction language to construct generator for the core. A generator can be thought of a generialized RTL design. A standard RTL design can be viewed as a single instance of a generator design. Thus, BOOM is a family of out-of-order designs rather than a single instance of a core. Additionally, to build an SoC with a BOOM core, BOOM utilizes the Rocket Chip SoC generator as a library to reuse different micro-architecture structures (TLBs, PTWs, etc).

伯克利乱序RISC-V处理器 (Boom) (2020) Berkeley Out-of-Order RISC-V Processor (Boom) (2020)

伯克利乱序RISC-V处理器 (Boom) (2020)
Berkeley Out-of-Order RISC-V Processor (Boom) (2020)